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Mikroelektronik
	ASIC Design Lab [PrASIC-E] PR; 3 SWS; ben. Schein; ECTS: 5; registration at LRS, Tel: 85-23100, mailto:sek@lrs.eei.uni-erlangen.de; Blockveranstaltung, 4.4.2005 9:00 - 8.4.2005 17:00, KR 01.025; LRS, Paul-Gordan-Str. 5, 1. floor					Dichtl, T. Padeffke, M.
	ASIC-Entwurfspraktikum [PrASIC-D] PR; 3 SWS; Schein; ECTS: 5; Anmeldung am LRS, Tel: 85-23100, mailto:sek@lrs.eei.uni-erlangen.de; Mi, 13:00 - 15:30, KR 01.025; Blockveranstaltung, 7.3.2005 9:00 - 11.3.2005 17:00, KR 01.025; LRS, Paul-Gordan-Str. 5, 1.Stock, weiterer Blockkurs siehe auch "ASIC Design Lab"					Dichtl, T. Padeffke, M.
	Design of Very Large Scale Integrated Circuits II [VLSI2] VORL; 3 SWS; ben. Schein; ECTS: 5; in englisch, für CE-Master; Di, 14:15 - 16:30, EE 0.135; Cauerstr. 4					Frickel, J.
	Exercises to Design of Very Large Scale Integrated Circuits II [ExVLSI2] UE; 1 SWS; in englisch, für CE-Master; Di, 16:45 - 17:30, EE 0.135; Cauerstr. 4					Frickel, J. Dichtl, T.
	Entwurf Integrierter Schaltungen I [EIS1] VORL; 3 SWS; Kredit: 4/4; ECTS: 5; Di, 14:00 - 16:15, SR 01.030; Röthelheim-Campus, Paul-Gordan-Str. 5					Glauert, W.H.
	Hardware Description Language VHDL [VHDL-E] V/UE; 2 SWS; ben. Schein; ECTS: 2,5; Multimedia-Course, please notify at LRS, Tel: 85-23100, sek@lrs.eei.uni-erlangen.de; Do, 8:15 - 9:45, KR 01.025; Paul-Gordan-Str. 5, Röthelheim-Campus					Dichtl, T. Padeffke, M.
	Seminar on Selected Problems of the Design of Integrated Circuits [SemDIC] SEM; 2 SWS; ben. Schein; ECTS: 2,5; Mi, 16:00 - 17:30, SR 01.030					Frickel, J.

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