Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL (Prüfungsordnungsmodul)5 ECTSDie Beschreibung eines Prüfungsordnungsmoduls enthält allgemeine
Angaben zur Verwendbarkeit und zu den Rahmenbedingungen für Prüfungen,
so wie sie in den Prüfungsordnungen festgelegt sind. Zusätzlich kann eine allgemeine Modulbeschreibung, die übergreifend
für alle konkreten (UnivIS-)Module gilt, enthalten sein. Die
konkreten Modulbeschreibungen mit Angaben zu den
Lehrveranstaltungen und Prüfungsdetails sind unter den zugeordneten
UnivIS-Modulen zu finden.
Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan:
- Wirtschaftsingenieurwesen (Bachelor of Science)
(Po-Vers. 2007 | PO-Version 2007 | Bachelorprüfung | 1.-2. Ingenieurwissenschaftliches Wahlpflichtmodul in der Studienrichtung Informations- und Kommunikationssysteme | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
- Wirtschaftsingenieurwesen (Bachelor of Science): 4-5. Semester
(Po-Vers. 2008 | Studienrichtung Informations- und Kommunikationssysteme | weiterer Bachelorprüfungen | Ingenieurwissenschaftlicher Bereich | Wahlbereich | 1.-2. Ingenieurwissenschaftliches Wahlpflichtmodul | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
- Wirtschaftsingenieurwesen (Bachelor of Science): 4-5. Semester
(Po-Vers. 2009 | Studienrichtung Informations- und Kommunikationssysteme | weiterer Bachelorprüfungen | Ingenieurwissenschaftlicher Bereich | Wahlbereich | 1.-2. Ingenieurwissenschaftliches Wahlpflichtmodul | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
- Wirtschaftsingenieurwesen (Master of Science): 1-2. Semester
(Po-Vers. 2009 | Ingenieurwissenschaftliche Studienrichtungen | Studienrichtung Informations- und Kommunikationssysteme | Wahlpflicht- und Vertiefungsmodul Modulgruppe 6 | Wahlpflichtmodul Modulgruppe 6 | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
- Wirtschaftsingenieurwesen (Master of Science): 1-2. Semester
(Po-Vers. 2009 | Ingenieurwissenschaftliche Studienrichtungen | Studienrichtung Informations- und Kommunikationssysteme | 2.+3. Wahlpflichtmodul | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
Studien-/Prüfungsleistungen:
- Hardware-Beschreibungssprache VHDL (Prüfungsnummer: 67501)
- Prüfungsleistung, Klausur, Dauer: 90 min, Drittelnoten (mit 4,3), 2.5 Leistungspunkte
- Anteil an der Berechnung der Modulnote: 50.0 %
- Modellierung und Simulation von Schaltungen und Systemen (Prüfungsnummer: 39121)
- Prüfungsleistung, Klausur, Dauer: 90 min, Drittelnoten (mit 4,3), 2.5 Leistungspunkte
- Anteil an der Berechnung der Modulnote: 50.0 %
UnivIS-Module:UnivIS-Module im aktuellen Semester (WS 2013/2014):
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