Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL (Prüfungsordnungsmodul)5 ECTSStand der importierten Daten ("mein campus"-Datenabzug): 24.03.2017 02:21
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POS-pordnr: | 42367 | Prüfungsnummer: | 3912 | Eigene Seite im Modulhandbuch: | nein |
Zuordnung zu Studiengängen, Validierung, Einpassung in die Musterstudienpläne:Wirtschaftsingenieurwesen (Bachelor of Science) (für Validierung verantwortlich) | Prüfungsordnungsversion 2007: | Semester | | | Prüfungsordnungsversion 2008: | Semester | 4-5 | | Prüfungsordnungsversion 2009: | Semester | 4-5 | Wirtschaftsingenieurwesen (Master of Science) (für Validierung verantwortlich) | Prüfungsordnungsversion 2009: | Semester | 1-2 |
Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan:
- Wirtschaftsingenieurwesen (Bachelor of Science)
(Po-Vers. 2007 | TechFak | Wirtschaftsingenieurwesen (Bachelor of Science) | PO-Version 2007 | Bachelorprüfung | 1.-2. Ingenieurwissenschaftliches Wahlpflichtmodul in der Studienrichtung Informations- und Kommunikationssysteme | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
- Wirtschaftsingenieurwesen (Bachelor of Science): 4-5. Semester
(Po-Vers. 2008 | TechFak | Wirtschaftsingenieurwesen (Bachelor of Science) | Studienrichtung Informations- und Kommunikationssysteme | weiterer Bachelorprüfungen | Ingenieurwissenschaftlicher Bereich | Wahlbereich | Ingenieurwissenschaftliche Wahlpflichtmodule | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
- Wirtschaftsingenieurwesen (Bachelor of Science): 4-5. Semester
(Po-Vers. 2009 | TechFak | Wirtschaftsingenieurwesen (Bachelor of Science) | Studienrichtung Informations- und Kommunikationssysteme | weiterer Bachelorprüfungen | Ingenieurwissenschaftlicher Bereich | Wahlbereich | Ingenieurwissenschaftliche Wahlpflichtmodule | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
- Wirtschaftsingenieurwesen (Master of Science): 1-2. Semester
(Po-Vers. 2009 | TechFak | Wirtschaftsingenieurwesen (Master of Science) | Ingenieurwissenschaftliche Studienrichtungen | Studienrichtung Informations- und Kommunikationssysteme | Wahlpflicht- und Vertiefungsmodul Modulgruppe 6 | Wahlpflichtmodul Modulgruppe 6 | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
- Wirtschaftsingenieurwesen (Master of Science): 1-2. Semester
(Po-Vers. 2009 | TechFak | Wirtschaftsingenieurwesen (Master of Science) | Ingenieurwissenschaftliche Studienrichtungen | Studienrichtung Informations- und Kommunikationssysteme | 2.+3. Wahlpflichtmodul | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
Studien-/Prüfungsleistungen:
- Hardware-Beschreibungssprache VHDL (Prüfungsnummer: 67501)
(englische Bezeichnung: VHDL Hardware Description Language)
- Prüfungsleistung, schriftlich oder mündlich, Drittelnoten (mit 4,3), 2.5 Leistungspunkte
- Anteil an der Berechnung der Modulnote: 50.0 %
- pordnr: 23651, pmaxver: 3, pmaxvbe: 1
- Modellierung und Simulation von Schaltungen und Systemen (Prüfungsnummer: 39121)
(englische Bezeichnung: Modelling and Simulation of Circuits and Systems)
- Prüfungsleistung, schriftlich oder mündlich, Drittelnoten (mit 4,3), 2.5 Leistungspunkte
- Anteil an der Berechnung der Modulnote: 50.0 %
- pordnr: 42368, pmaxver: 3, pmaxvbe: 1
UnivIS-Module:UnivIS-Module im vergangenen Semester (WS 2016/2017):
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