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Vorlesungsverzeichnis >> Technische Fakultät (TF) >>

  Hardware-Beschreibungssprache VHDL (VHDL)

Dozent/in
Dipl.-Ing. Jürgen Frickel, Akad. ORat

Angaben
Vorlesung mit Übung
2 SWS, benoteter Schein, ECTS-Studium, ECTS-Credits: 2,5
nur Fachstudium, Sprache Deutsch und Englisch, Kurs mit integrierter Rechnerübung, Anmeldung wegen begrenzter Platzanzahl (30) über StudON, genaue Aufteilung und Zeitplan für V/Ü wird in LV bekanntgegeben.
Zeit und Ort: Mi 10:15 - 11:45, S1 LIKE, P1 LIKE; Bemerkung zu Zeit und Ort: SS'20: präsenzlos, siehe Infos!

Studienfächer / Studienrichtungen
WPF WING-BA-IKS-ING-MG6 3-6
WPF WING-MA 1-3
WPF WING-MA-ET-IT 1-3
WPF IuK-MA-ES-EEI 1-3
WPF IuK-MA-REA-EEI 1-3
WPF ICT-MA-ES 1-4
WPF EEI-MA-MIK ab 1
WPF EEI-BA-MIK ab 4
WF EEI-BA ab 4
WF EEI-MA ab 1
WPF INF-NF-EEI ab 5
WPF ICT-MA-ES 1-4
WPF WING-BA-ET-IT 3-6
WPF BPT-MA-E 1-3
WPF MT-MA-MEL ab 1

Voraussetzungen / Organisatorisches
SS'20: für Labs@Home ist der Zugriff auf eigenen Rechner mit Windows 10 oder Linux (Redhat, CentOS, SUSE, Ubuntu, etc.) und ca. 50 GByte Plattenplatz für zu installierende Software, Entwurfs- und Simulationsdaten notwendig, ein FPGA-Experimentier-Board wird während des Semesters für jeden Teilnehmer leihweise zur Verfügung gestellt

Inhalt
Vorlesung und betreute Rechner-Übung (V:Ü ca. 2:1) über die Syntax und die Anwendung der Hardware-Beschreibungssprache VHDL (Very High Speed Integrated Circuit Hardware Description Language) nach dem Sprachstandard IEEE 1076-1987 und 1076-1993.

Konzept für das präsenzlose SS'20:

  • wochenweise: Live-Meeting oder Audio/Video-Aufzeichnung der Vorlesung (vertonte Folien) über Zoom bzw. auf StudOn

  • Einführung und Aufgaben für Labs@Home (How-to-Do) über Zoom bzw. auf StudOn

  • Studierende bekommen vom LIKE je ein Basys3-FPGA-Board für Dauer des Semesters leihweise zur Verfügung gestellt

  • Hilfe bei Labs@Home durch Debuggen/Verbessern von HDL-Code durch Dozent bzw. Fragestunden über Zoom

  • Für Labs@Home müssen Studierende die verwendete Design-Software (Xilinx Vivado WebPack) auf eigenem Rechner installieren

  • Das Vivado WebPack (auf Windows oder Linux) kann als FAU-Mitglied kostenfrei geladen und registriert werden

  • https://www.xilinx.com/support/download.html --> bei wenig Plattenplatz den "windows/linux self extracting web installer" verwenden

  • nur Installation des "Vivado Web Pack nötig (genaue Anleitung wird in StudOn zur Verfügung gestellt)

Vorlesung:

  • Konzepte und Konstrukte der "Hardware"-Sprache VHDL

  • Beschreibung auf Verhaltensebene und RTL-Ebene (Register-Transfer-Level)

  • Englischsprachiges Kursmaterial, Vorlesungssprache ist aber deutsch

Übungen (Labs) mit Entwurfs-Software und FPGA-Experimentier-Board:

  • Lab-Betreuung in deutsch oder englisch

  • Verwendung professioneller Software-Tools (Xilinx Vivado)

  • Spezifikation, Entwurf, Simulation und Synthese mit VHDL, meist auf RTL-Ebene

  • Direktes Feedback mit dem FPGA-Experimentier-Board "Digilent Nexys4" (SS'20: Digilent Basys3)

Schwerpunkte der Übungen:

  • Korrektes Aufsetzen eines FPGA-Projektes

  • Konfiguration (Programmierung) eines digitalen FPGAs

  • Input/Output eines Boards/FPGAs: Taster, Schalter, KeyPad, LEDs, Sieben-Segment-Anzeigen, PMOD-Verbinder

  • Nebenläufigkeit versus Sequentieller Prozess

  • Getakteter Prozess: Synchroner Zähler als Zeitbasis, Finite Automaten

  • Up-and-Down-Light mit Hilfe von Pulsweitenmodulation und Daten-Arrays

  • Steuerung einer 7-Segment-Anzeige durch ein Keypad

  • etc. . . . .

Zielgruppe:

  • Hörer aller Fachrichtungen, die den Entwurf integrierter digitaler Systeme als FPGA-Schaltung kennenlernen wollen.

ECTS-Informationen:
Title:
Hardware Description Language VHDL

Credits: 2,5

Zusätzliche Informationen
Schlagwörter: Hardware, Beschreibungssprache, VHDL
Erwartete Teilnehmerzahl: 30, Maximale Teilnehmerzahl: 30
www: http://www.like.tf.fau.de
Für diese Lehrveranstaltung ist eine Anmeldung erforderlich.
Die Anmeldung erfolgt von Samstag, 1.2.2020, 06:00 Uhr bis Sonntag, 10.5.2020, 23:00 Uhr über: StudOn.

Verwendung in folgenden UnivIS-Modulen
Startsemester WS 2019/2020:
Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL (MOSIM+VHDL)
Startsemester SS 2020:
FPGA-Entwurf mit VHDL (FPGA&VHDL)
Hardware-Beschreibungssprache VHDL (VHDL-D)

Institution: Lehrstuhl für Informationstechnik mit dem Schwerpunkt Kommunikationselektronik (Stiftungslehrstuhl)
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