CPU Entwurf mit VHDL (CPU)7.5 ECTS
(englische Bezeichnung: CPU Design with VHDL)

Lehrveranstaltungen:

• • CPU Entwurf mit VHDL
    (Vorlesung, 4 SWS, Marc Reichenbach, Mo, Mi, 16:15 - 17:45, 00.152-113; Vermutlich über Zoom Bitte hier anmelden: https://www.studon.fau.de/crs3597728_join.html)
  • Übungen zu CPU Entwurf mit VHDL
    (Übung, 2 SWS, Philipp Holzinger et al., Di, 10:15 - 11:45, 02.153; Mi, 8:15 - 9:45, 02.153; ab 20.4.2021; Vermutlich über Zoom)

Empfohlene Voraussetzungen:

keine

Inhalt:

Die Vorlesung wird einen Einblick in die wichtigsten Strukturen eines Rechners und insbesondere die der CPU geben. Wie sind die Register, die ALU, die Caches usw. aufgebaut, wie sind sie miteinander verschaltet? Wie werden Pipelines gebildet?
Um die Vorlesung verstehen und die Übungsaufgaben lösen zu können, werden VHDL-Kenntnisse benötigt. Diese werden in der Vorlesung vermittelt.
Im ersten Teil der Vorlesung geht es darum, aus einfachen Und-, Oder- und Inverter-Gattern größere Strukturen aufzubauen. So werden bespielsweise die Register und die Komponenten der ALU (Addierer, Multiplizierer, Shifter usw.) nach und nach aufgebaut. Aus den Einzelteilen lassen sich dann wiederum die Registerbänke, die ALU, die Speichereinheit usw. zusammensetzen.
Mit guten Rechenwerken allein ist eine CPU noch nicht wirklich schnell. Es müssen schnell genug Instruktionen gelesen und dekodiert sowie die Operanden geholt werden können. Nach dem schnellen Verarbeiten in den Rechenwerken müssen die Ergebnisse dann wiederum schnell in die Zielregister bzw. Ziel-Speicherzellen kopiert werden. Das wichtigste Verfahren, um hierbei Performance zu gewinnen, ist das Pipelining.
Leider gibt es eine Reihe von Bedingungen, die erfüllt sein müssen, dass Pipelining wirklich gut funktioniert. So dürfen keine Daten-Abhängigkeiten im Code vorhanden sein, müssen Sprungziele rechtzeitig bekannt sein und dürfen bestimmte Ressourcen nicht mehrfach gleichzeitig genutzt werden. Mittels Forwarding, Sprungvorhersage und Caches können die Probleme gemildert werden.
Mit den so gewonnenen Fähigkeiten sind dann auch Multi-Core- und Multi-Threading-Architekturen verständlich.

Lernziele und Kompetenzen:

Die Studierenden verstehen den inneren Aufbau moderner CPUs (Pipeline, Registerbänke, ALU, Caches, Memory-Management-Unit, Segmentierungseinheit, ...) und können selbst performante CPUs aus einfachen Basis-Schaltungen aufbauen.

Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan:
Das Modul ist im Kontext der folgenden Studienfächer/Vertiefungsrichtungen verwendbar:

1. Informatik (Bachelor of Arts (2 Fächer))
   (Po-Vers. 2010 | TechFak | Informatik (Bachelor of Arts (2 Fächer)) | Vertiefung Informatik I und II | Vertiefungsmodul Rechnerarchitektur | CPU Entwurf mit VHDL (CPU))
2. Informatik (Bachelor of Arts (2 Fächer))
   (Po-Vers. 2013 | TechFak | Informatik (Bachelor of Arts (2 Fächer)) | Vertiefung Informatik I und II | Vertiefungsrichtung Rechnerarchitektur | CPU Entwurf mit VHDL (CPU))
3. Informatik (Bachelor of Science)
   (Po-Vers. 2009s | TechFak | Informatik (Bachelor of Science) | Wahlpflichtbereich (5. und 6. Semester) | Wahlpflichtmodule | Vertiefungsrichtung Rechnerarchitektur | CPU Entwurf mit VHDL (CPU))
4. Informatik (Bachelor of Science)
   (Po-Vers. 2009w | TechFak | Informatik (Bachelor of Science) | Gesamtkonto | Wahlpflichtbereich (5. und 6. Semester) | Wahlpflichtmodule | Vertiefungsrichtung Rechnerarchitektur | CPU Entwurf mit VHDL (CPU))
5. Informatik (Master of Science)
   (Po-Vers. 2010 | TechFak | Informatik (Master of Science) | Gesamtkonto | Wahlpflichtbereich | Säule der systemorientierten Vertiefungsrichtungen | Vertiefungsrichtung Rechnerarchitektur | CPU Entwurf mit VHDL (CPU))
6. Information and Communication Technology (Master of Science)
   (Po-Vers. 2019s | TechFak | Information and Communication Technology (Master of Science) | Gesamtkonto | Pflicht- und Wahlpflichtmodule der Studienschwerpunkte | Schwerpunkt Embedded Systems | Wahlpflichtmodul aus INF im Schwerpunkt Embedded Systems | CPU Entwurf mit VHDL (CPU))
7. Informations- und Kommunikationstechnik (Master of Science)
   (Po-Vers. 2016s | TechFak | Informations- und Kommunikationstechnik (Master of Science) | Gesamtkonto | Schwerpunkte im Masterstudium | Schwerpunkt Eingebettete Systeme | Wahlpflichtmodule | Wahlpflichtmodul aus INF im Schwerpunkt Eingebettete Systeme | CPU Entwurf mit VHDL (CPU))
8. Mathematik (Bachelor of Science)
   (Po-Vers. | NatFak | Mathematik (Bachelor of Science) | Module des Nebenfachs | Nebenfach Informatik | Vertiefungsmodule | Vertiefungsrichtung Rechnerarchitektur | CPU Entwurf mit VHDL (CPU))
9. Mathematik (Bachelor of Science)
   (Po-Vers. 2019w | NatFak | Mathematik (Bachelor of Science) | weitere Module der Bachelorprüfung | Module des Nebenfachs | Nebenfach Informatik | Vertiefungsmodule | Vertiefungsrichtung Rechnerarchitektur | CPU Entwurf mit VHDL (CPU))
10. Mechatronik (Master of Science)
    (Po-Vers. 2012 | TechFak | Mechatronik (Master of Science) | Mechatronik (Studienbeginn bis 30.09.2020) | Gesamtkonto | M3 Technische Wahlmodule | CPU Entwurf mit VHDL (CPU))
11. Mechatronik (Master of Science)
    (Po-Vers. 2020w | TechFak | Mechatronik (Master of Science) | Mechatronik (Studienbeginn ab 01.10.2020) | Gesamtkonto | M3 Technische Wahlmodule | CPU Entwurf mit VHDL (CPU))

Studien-/Prüfungsleistungen:

CPU Entwurf mit VHDL (CPU) (Prüfungsnummer: 211243)

(englischer Titel: CPU Design with VHDL (CPU))

Prüfungsleistung, mündliche Prüfung, Dauer (in Minuten): 30, benotet, 7.5 ECTS

Anteil an der Berechnung der Modulnote: 100.0 %

Erstablegung: SS 2021, 1. Wdh.: WS 2021/2022

1. Prüfer:

Marc Reichenbach